現在已經有10nm和7nm的全節點工藝，正在研發5nm和3nm工藝。同時引入了越來越多的半節點或“node-let”技術，包括12nm，11nm，8nm，6nm和4nm。

 

Node-let在全節點工藝的基礎上發展而來。比如，12nm和11nm比16nm/14nm的版本稍先進，8nm和6nm與7nm屬于相同類別。

 

節點名稱不像以前那樣直接反映晶體管的實際尺寸。一些芯片制造商通過大肆吹捧節點名稱來顯示其在工藝競賽中的龍頭地位。事實上，其中的數字是隨意定義的，許多業內人士僅把它們當作營銷術語。

 

節點的數字很容易理解。對于代工廠客戶來說，挑戰在于決定使用哪個工藝進行設計以及是否可以提供價值。隨著IC設計成本的增加，客戶不再能負擔得起每個節點開發一個新的芯片。西門子（Siemens）旗下Mentor的總裁兼首席執行官Wally Rhinesyu 說，“所以你必須比較和選擇，了解自己的需求和代工廠的能力。”

 

對于代工廠來說，難度在于拓展所有這些新工藝，新的10nm和7nm工藝預計將在2018年進行大批量生產，新工藝是當前16nm / 14nm finFET晶體管的縮小版，并且更加復雜。finFET中，電流的控制是通過將柵極加到鰭的三個面上實現的。

 

                      

                                                   圖1：FinFET與平面晶體管  

 

第一代10nm / 7nm工藝將采用光刻和多圖案成形設計（multiple patterning），引入了更多的掩膜層和更小的特征尺寸。缺陷更難被發現。10nm/7nm的工藝中不同制造設備的差異也變得更難處理。

 

顯然，這個行業面臨一些挑戰，“7nm晶圓代工產品的使用可能令人失望，”Gartner的分析師Samuel Wang說，“我之所以這樣認為，是因為設計者首個7nm芯片的硅成品率遠遠低于以前的節點。設計成本高，設計復雜，與合作者深入合作需求高，這些都使一次性設計成功7nm的SOC變得遙不可及。”

 

一段時間后，芯片制造商發現有可能會解決這個問題。之后，為了簡化這個過程，供應商希望在7nm和/或5nm工藝的第二階段加入極紫外（EUV）光刻。但是，EUV也存在一些挑戰。

 

FinFET預計將縮小至5nm。 除此之外，芯片制造商正在研究各種下一代晶體管類型。 客戶也正在評估其他選項，如高級包裝。

 

總的來看，全節點工藝周期從傳統的2年增加至2.5到3年。盡管如此，在全節點和半節點技術基礎上，業界面臨著以更快速度提供更多更復雜技術的壓力。應用材料（Applied Materials）半導體產品集團高級副總裁Prabu Raja說，“這個行業正在快速地發展，客戶每年都在推動我們在各個方面做出新的改變。”



本文關鍵詞：晶圓

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